作者：戈多Godot

博通 Broadcom 和迈威尔 Marvell 是定制 ASIC 赛道双寡头。

定制 ASIC 是半导体发展最迅猛的赛道之一。这个赛道为什么重要，或者我写这个内容想表达的点主要是，

摩尔定律在 28nm（纳米）制程节点后逐渐失效，也就是芯片面积减小，并不能带来更高晶体管密度算力提升、更低功耗、更高 0 1 转换频率的算力速度。

到了当前 3 nm 和 2 nm，单片晶圆的设计与流片成本突破 5 亿美元，整个行业的经济结构必然发生重组。

怎么重组？

如果你是 Google，每年要在 TPU 相关的训练和推理上消耗超过五百亿美元的电力和折旧成本，那一颗能把推理 token 成本降低 30% 的定制芯片，能剩下来的就不是一点点支出了。

过去五年里，Hyperscaler（超大规模云服务商）资本开支越来越多流向自研芯片，流向 Nvidia 现成 GPU 的边际美元增速逐渐走平。Google TPU v7 、AWS Trainium 2 和 Trainium 3 、Microsoft Maia 100 和 Maia 200 、Meta MTIA ，以及 Apple 在 2026 年正式确认的自研 AI 服务器芯片。

全球范围内，能够承接 hyperscaler 这种级别 ASIC 协同设计工作的公司，实际上只有两家博通和迈威尔。根据 Tom's Hardware 的产业链调研，这两家公司合计占据了 hyperscaler 定制 AI 加速器协同设计市场约 95% 的份额。

95% 集中度，背后的含义是：未来五到十年所有 hyperscaler 投出去的 AI 资本开支当中，每一颗自研 XPU 的诞生过程，几乎都要经过这两家公司其中之一的手。

定制 ASIC 的崛起不是一个商业故事，是物理终结之后被迫出现的经济学重构

高客户集中度

首先，定制 ASIC 客户高度集中在头部 hyperscaler 手里。

1974年登纳德在 IBM 实验室提出的缩放定律，发现芯片在体积缩小的同时，可以提升性能并维持功耗。

但到 90nm 节点时，受限于物理常数带来的严重漏电问题，电压无法继续成比例降低，导致功耗密度飙升。这是 2005 年前后 CPU 主频停止增长的物理原因，也是后来多核架构兴起的起点。

从 28nm 开始，单晶体管成本不再下降，反而开始上升，导致芯片的制造和设计成本急剧上升。

如今 3nm 流片成本高达 5 亿美元，2nm 更接近 10 亿美元。这种极高的固定成本，意味着只有年消耗数百万颗芯片的头部数据中心巨头，才能通过庞大的出货量摊薄成本。

根据台积电及行业路线图，预计在 2030 年前后工艺到达 A10，也就是 1nm 节点，晶体管物理缩放将达终点，算力提将完全依赖封装、互连和架构创新支撑，这是定制 ASIC 双寡头未来十年最大的结构性机会。

摩尔定律失效，改变资本结构

其次，摩尔定律失效，改变了资本结构。在过去，从台积电 N5 到 N3 制程，晶体管密度提升 1.6 倍，晶圆成本仅增加 18%，单晶体管成本下降了 25%。

到目前 N3 向 N2 发展，密度仅能提升 1.15 倍，晶圆成本却因工艺复杂暴涨 50%，单晶体管成本反而上升了 30%。

所以反直觉的是，先进制程不再让芯片更便宜，反而是用更贵的晶体管，做必须用顶级节点才能完成的绝对算力任务。

对成本敏感的智能手表等低端 SoC 仍会坚守 N16/N7 等老节点、对算力有刚性需求、能容忍高溢价的顶级 AI 加速器，则必须使用 N3 甚至 N2。

博通为 Google 设计的 TPU v6e Trillium 在 N3 节点，TPU v7 Ironwood 在 N3 ，下一代 TPU 转向 N2 。

为 Meta 设计的 MTIA T-V1 在 N5 节点，MTIA T-V2 升级到 N3 。

为 OpenAI 设计的首颗自研推理芯片确认在 N3 ，第二代直接跳到 N2 。

为 Apple 设计的服务器 AI 芯片直接起步于 N2 。

迈威尔为 AWS 设计的 Trainium 2 在 N5 节点，Trainium 3 升级到 N3 。MRVL 为 Microsoft 设计的 Maia 100 在 N5 节点，Maia 200 在 N3 。

所有 hyperscaler 的下一代旗舰 XPU 都在 N3 起步、N2 过渡的窗口里。

这个窗口大约覆盖 2026 到 2028 年，正好对应博通上调到 FY27 AI 营收超过 1000 亿美元的指引区间，也对应迈威尔数据中心营收从 FY27 的约 80 亿美元向 FY29 接近 200 亿美元的隐含路径。

背面供电和 High-NA EUV

未来五年，行业有两个重要技术路线，背面供电和 High-NA EUV。

其中 High-NA EUV 是阿斯麦 ASML 主导的新一代光刻技术，当 AI 芯片缩小到约 1.4 nm 等效，单位面积晶体管数量可以比 2nm 提高 1.3 倍以上，对应单芯片算力的进一步跃升。

如果落地延迟，整个行业将被迫提前转向更激进的封装方案和系统级架构创新，来提升算力。

High-NA EUV 可能大概率延迟 12 至 18 个月，因为光罩成本、抗蚀剂体系、计量工具都需要重新适配，对博通、迈威尔芯片设计上，以及 TSMC 是利好。

系统级集成正在取代晶体管缩放，成为算力增长的新引擎

2010 年封装成本大约占芯片总成本 5% 到 8% ，2020 年占比上升到 12% 至 15%，2026 年旗舰 AI 加速器，封装成本占比已普遍超过 30% ，部分极端设计接近 40% 。

原因是，封装正在成为决定芯片性能上限和供应能力的关键瓶颈。

先理解下概念，硅片是原材料，裸晶 die 是半成品，而封装测试后的芯片是最终成品。

首先，光罩极限在物理层面，将单 die 面积限定在 858 平方毫米附近，AI 芯片从单 die 越做越大转向多 die 拼接。

第二是内存墙问题，单芯片可承载的 HBM 数量受限于 die 边长可以摆放的 HBM 接口数，要继续提升带宽必须把 HBM 物理上靠近逻辑 die ，并通过宽位高速接口直连。

第三是互连能耗已经超过计算能耗本身，封装内集成是唯一可行的工程路径。

所以，谁掌握先进封装，谁就掌握了 AI 加速器的真实出货上限。答案是 TSMC 。

CoWoS 是台积电在 2011 年推出的 2.5D 封装平台，基本结构有三层：最底层是有机基板，中间层是硅中介层，最上层是逻辑 die 和 HBM die 。

CoWoS 推出之初主要服务高端 GPU 和 FPGA ，2016 年开始进入主流 AI 加速器市场，2022 年起成为 hyperscaler 旗舰 XPU 的标配。

过去几十年，制程越先进，晶体管越小，芯片的晶体管越多，性能更强，功耗更低。客户愿意持续往先进节点迁移，因为这不仅是技术升级，也是经济升级。

但这个逻辑开始在 3nm 到 2nm 发生变化。也就是现在我们正在经历的节点。

也就是之前提到的摩尔定律失效，改变了资本结构。